삼성전자, 반도체 패키징 기술 한계 돌파…12단 적층기술 개발 성공

삼성전자는 업계 최초로 12단 3D-TSV(3차원 실리콘 관통전극, 3D Through Silicon Via) 기술을 개발했다고 7일 밝혔다. 

12단 3D-TSV는 기존 금선(와이어)을 이용해 칩을 연결하는 대신 반도체 칩 상단과 하단에 머리카락 굵기의 20분의 1 수준인 수 마이크로미터 직경의 전자이동통로(TSV) 6만 개를 만들어 오차 없이 연결하는 첨단 패키징 기술이다.

이 기술은 종이(100㎛)의 절반 이하 두께로 가공한 D램 칩 12개를 적층해 수직으로 연결하는 정밀성이 필요해 반도체 패키징 기술 중 가장 난이도가 높은 기술이다. 3D-TSV는 기존 와이어 본딩(Wire Bonding) 기술보다 칩들 간에 신호를 주고받는 시간이 짧아져 속도와 소비전력을 대폭 개선할 수 있다.

삼성전자는 기존 8단 적층 HBM2 제품과 동일한 패키지 두께(720㎛, 업계 표준)를 유지하면서도 12개의 D램 칩을 적층해 고객은 별도의 시스템 디자인 변경 없이 더 높은 성능의 차세대 고용량 제품을 출시할 수 있다.

또 고대역폭 메모리에 12단 3D-TSV 기술을 적용해 기존 8단에서 12단으로 높임으로써 용량을 1.5배 증가시킬 수 있다.

이 기술에 최신 16Gb D램 칩을 적용하면 업계 최대 용량인 24GB HBM(고대역폭 메모리, High Bandwidth Memory) 제품도 구현할 수 있다. 이는 현재 주력으로 양산 중인 8단 8GB 제품보다 3배 늘어난 용량이다.

강동식 기자 lavita@datanews.co.kr